verilog作業-半加器

使用邏輯閘實現加法功能,一位元的A,B相加,會產生總合sum與進位cout.從真值表中可以找出 sum與cout的布林代數,如下圖一.此加法電路為半加器,使用兩個半加器加上一個or閘可變成全加器.從圖一的布林代數可以畫出電路圖,如下圖二.使用MaxPlusII測試波形圖,結果與真值表相 同,MaxPlusII 模擬邏輯電路會有延遲產生,所以在波形圖上會有延遲的現象.

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